 數(shù)字SOC集成電路IC設(shè)計(jì)工程師培訓(xùn)班 |
| 課程說(shuō)明 |
本課程講授基于Synopsys 和 Cadence公司的 EDA tools構(gòu)成的ASIC/SOC數(shù)字電路前端開(kāi)發(fā)流程，學(xué)員通過(guò)運(yùn)用數(shù)字邏輯、硬件描述語(yǔ)言完成一個(gè)中等規(guī)模的專題項(xiàng)目設(shè)計(jì)，在課程過(guò)程中掌握數(shù)字集成電路的coding、仿真、綜合、靜態(tài)時(shí)序分析、可測(cè)性設(shè)計(jì)、一致性驗(yàn)證等一系列數(shù)字電路前端流程中的設(shè)計(jì)技巧，最終使學(xué)員達(dá)到能獨(dú)立完成中等規(guī)模電路模塊的前端設(shè)計(jì)水平。通過(guò)多個(gè)專題實(shí)驗(yàn)幫助學(xué)員熟悉數(shù)字集成電路設(shè)計(jì)流程，提升學(xué)員分析、設(shè)計(jì)、優(yōu)化、驗(yàn)證的能力。
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| 培訓(xùn)目標(biāo) |
幫助學(xué)員熟悉并掌握典型數(shù)字ASIC/SOC芯片前端開(kāi)發(fā)流程和設(shè)計(jì)技巧，以及相關(guān)設(shè)計(jì)軟件的使用，課程結(jié)束后學(xué)員可積累相當(dāng)于1年左右的實(shí)際工作經(jīng)驗(yàn)，能夠獨(dú)立完成ASIC/SOC中等模塊的設(shè)計(jì)。
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| 教學(xué)優(yōu)勢(shì) |
端海教育的數(shù)字集成電路設(shè)計(jì)課程培養(yǎng)了大批受企業(yè)歡迎的工程師。大批企業(yè)和端海建立了良好的合作關(guān)系。端海教育的數(shù)字集成電路設(shè)計(jì)課程在業(yè)內(nèi)有著響亮的知名度。
本課程，秉承12年積累的教學(xué)品質(zhì)，以IC項(xiàng)目實(shí)現(xiàn)為導(dǎo)向,老師將會(huì)與您分享數(shù)字芯片設(shè)計(jì)的全流程以及Synopsy和Cadence公司EDA工具的綜合使用經(jīng)驗(yàn)、技巧。
本課程，以實(shí)戰(zhàn)貫穿始終，讓您絕對(duì)受益匪淺！ |
| 入學(xué)要求 |
有數(shù)字電路設(shè)計(jì)和硬件描述語(yǔ)言的基礎(chǔ)或自學(xué)過(guò)相關(guān)課程。。 |
| 班級(jí)規(guī)模及環(huán)境--熱線:4008699035 手機(jī):15921673576( 微信同號(hào)) |
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每期人數(shù)限3到5人。 |
| 上課時(shí)間和地點(diǎn) |
上課地點(diǎn)：【上海】：同濟(jì)大學(xué)(滬西)/新城金郡商務(wù)樓(11號(hào)線白銀路站) 【深圳分部】：電影大廈(地鐵一號(hào)線大劇院站)/深圳大學(xué)成教院 【北京分部】：北京中山學(xué)院/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領(lǐng)館區(qū)1號(hào)（中和大道） 【沈陽(yáng)分部】：沈陽(yáng)理工大學(xué)/六宅臻品 【鄭州分部】：鄭州大學(xué)/錦華大廈 【石家莊分部】：河北科技大學(xué)/瑞景大廈 【廣州分部】：廣糧大廈 【西安分部】：協(xié)同大廈
最近開(kāi)課時(shí)間(周末班/連續(xù)班/晚班）：IC設(shè)計(jì)工程師培訓(xùn)班：2020年7月20日 |
| 實(shí)驗(yàn)設(shè)備 |
☆資深工程師授課
☆注重質(zhì)量
☆邊講邊練
☆合格學(xué)員免費(fèi)推薦工作
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| 最新優(yōu)惠 |
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◆團(tuán)體報(bào)名優(yōu)惠措施：兩人95折優(yōu)惠，三人或三人以上9折優(yōu)惠 。注意：在讀學(xué)生憑學(xué)生證，即使一個(gè)人也優(yōu)惠500元。 |
| 師資團(tuán)隊(duì) |
【趙老師】
大規(guī)模集成電路設(shè)計(jì)專家，10多年超大規(guī)模電路SOC芯片設(shè)計(jì)和版圖設(shè)計(jì)經(jīng)驗(yàn)，參與過(guò)DSP、GPU、DTV、WIFI、手機(jī)芯片、物聯(lián)網(wǎng)芯片等芯片的研發(fā)。精通CMOS工藝流程、版圖設(shè)計(jì)和布局布線，精通SOC芯片
設(shè)計(jì)和版圖設(shè)計(jì)的各種EDA工具（如：DC/Prime Time/Encounter/Virtuoso/Calibre/Dracula/Assura），具有豐富的SOC芯片設(shè)計(jì)、驗(yàn)證、DFT、PD、流片經(jīng)驗(yàn)。
熟練掌握版圖設(shè)計(jì)規(guī)則并進(jìn)行驗(yàn)證及修改；熟練掌握Unix/Linux操作系統(tǒng)；熟悉CMOS設(shè)計(jì)規(guī)則、物理設(shè)計(jì)以及芯片的生產(chǎn)流程與封裝。
【王老師】
資深I(lǐng)C工程師，十幾年集成電路IC設(shè)計(jì)經(jīng)驗(yàn)，精通chip的規(guī)劃、數(shù)字layout、analog layout和特殊電路layout。先后主持和參與了近三百顆CHIP的設(shè)計(jì)與版圖Layout工作,含MCU芯片、DSP芯片、LED芯片、視頻芯片、GPU芯片、通信芯片、LCD芯片、網(wǎng)絡(luò)芯片、手機(jī)芯片等等。
從事過(guò)DAC、ADC、RF、OP、PLL、PLA、LNA、ESD、ROM、RAM等多種制程analog&digital的電路IC設(shè)計(jì)，
熟練掌握1.8V，3.3V,5V,18V,25V，40V等各種高低壓混合電路的IC設(shè)計(jì)。
【張老師】
從事數(shù)字集成電路設(shè)計(jì)10余年，精通CMOS工藝流程、版圖設(shè)計(jì)和布局布線，精通VERILOG,VHDL語(yǔ)言，
擅長(zhǎng)芯片前端設(shè)計(jì)和復(fù)雜項(xiàng)目實(shí)施的規(guī)劃管理，其領(lǐng)導(dǎo)開(kāi)發(fā)的芯片已成功應(yīng)用于數(shù)個(gè)國(guó)際知名芯片廠商之產(chǎn)品中。豐富的芯片開(kāi)發(fā)經(jīng)驗(yàn)，對(duì)于現(xiàn)今主流工藝下的同步數(shù)字芯片設(shè)計(jì)技術(shù)和流程有良好把握。長(zhǎng)期專注于內(nèi)存控制器等產(chǎn)品的研發(fā)，擁有數(shù)顆規(guī)模超過(guò)百萬(wàn)門的數(shù)字芯片成功流片經(jīng)驗(yàn).
★更多師資力量請(qǐng)見(jiàn)端海師資團(tuán)隊(duì)。 |
| 質(zhì)量保障 |
1、培訓(xùn)過(guò)程中，如有部分內(nèi)容理解不透或消化不好，可免費(fèi)在以后培訓(xùn)班中重聽(tīng)；
2、培訓(xùn)結(jié)束后,授課老師留給學(xué)員聯(lián)系方式,保障培訓(xùn)效果,免費(fèi)提供課后技術(shù)支持。
3、培訓(xùn)合格學(xué)員可享受免費(fèi)推薦就業(yè)機(jī)會(huì)。 |
| 集成電路IC設(shè)計(jì)工程師培訓(xùn)班 |
本課程實(shí)戰(zhàn)演練使用Synopsys公司的DC,PT等工具，
和Cadence公司的Encounter,Virtuoso等工具，多工具聯(lián)合從頭至尾強(qiáng)化練習(xí)整個(gè)芯片的生成過(guò)程，強(qiáng)調(diào)實(shí)戰(zhàn)，實(shí)戰(zhàn)，還是實(shí)戰(zhàn)！
免費(fèi)、無(wú)保留贈(zèng)送，教學(xué)過(guò)程中使用的Synopsys公司和Cadence公司的全套工具和安裝方法，而且還贈(zèng)送已經(jīng)在VMware Linux下安裝好的Synopsys公司和Cadence公司的全套工具（這套工具非常珍貴，費(fèi)了老師很多心血才全部安裝好），讓您隨時(shí)隨地，打開(kāi)電腦就能進(jìn)行芯片的設(shè)計(jì)和練習(xí)！
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第一階段 集成電路前端設(shè)計(jì) |
1.邏輯設(shè)計(jì)理論
2.Verilog語(yǔ)言
3.VHDL語(yǔ)言
4.數(shù)字電路驗(yàn)證
1)驗(yàn)證平臺(tái)的建立
2）功能測(cè)試
5.設(shè)計(jì)綜合（synthesys）
6.掃描鏈生成
7.仿真測(cè)試
1）DFT
2)ATPG
8.靜態(tài)時(shí)序分析(STA)
9.數(shù)字前端全流程設(shè)計(jì)工具
10.相關(guān)工藝庫(kù)文件計(jì)算機(jī)操作系統(tǒng)UNIX應(yīng)用；
11.數(shù)字電路邏輯設(shè)計(jì)；
12.硬件描述語(yǔ)言HDL和邏輯綜合初步；
13.集成電路設(shè)計(jì)導(dǎo)論及流程；
14.半導(dǎo)體器件原理及集成電路概論；
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17.CMOS VLSI設(shè)計(jì)原理；
18.
數(shù)字系統(tǒng)設(shè)計(jì)與FPGA現(xiàn)成集成；
19.可測(cè)性設(shè)計(jì)；
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20.RTL驗(yàn)證；
靜態(tài)時(shí)序分析（STA）；
邏輯綜合（Logic Synthesis）；
可測(cè)性設(shè)計(jì)（DFT）；
IP Based設(shè)計(jì)；
軟硬件協(xié)同設(shè)計(jì)仿真；
Matlab系統(tǒng)設(shè)計(jì)
21.項(xiàng)目實(shí)戰(zhàn)：
1）RTL coding
2)狀態(tài)機(jī)中斷處理
3）testbench 建立
4）Testcase創(chuàng)建
22.項(xiàng)目實(shí)戰(zhàn)二：
1）RTL coding
2)通訊數(shù)據(jù)協(xié)議E1
3)異步電路處理
4）算法
5）CPU控制
6）Testbench建立和testcase
7)綜合和DFT
8)STA |
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第二階段 數(shù)字集成電路后端設(shè)計(jì) |
1.Floor plan
2.電源規(guī)劃
3.布局、擺放
4.時(shí)鐘樹(shù)
5.布線
6.RC extraction
7.靜態(tài)時(shí)序分析（STA）
8.驗(yàn)證
1)DRC
2)lvs
3)erc
9.項(xiàng)目實(shí)戰(zhàn)
10.數(shù)字后端全流程設(shè)計(jì)工具
11.相關(guān)工藝庫(kù)文件
12.半導(dǎo)體器件原理及集成電路概論；
13.集成電路設(shè)計(jì)導(dǎo)論及流程；
14.版圖設(shè)計(jì)知識(shí)；
15.版圖設(shè)計(jì)工具及使用方法；
16.項(xiàng)目設(shè)計(jì)實(shí)踐 |
17.CMOS集成電路設(shè)計(jì)原理；
18.ASIC設(shè)計(jì)導(dǎo)論；
19.IC布局布線設(shè)計(jì)；
20.版圖驗(yàn)證和提�。�
21.可測(cè)性設(shè)計(jì)；
22.項(xiàng)目設(shè)計(jì)實(shí)踐。 |
23.Top-Down設(shè)計(jì)流程；
24.Full-Customer設(shè)計(jì)流程；
25.標(biāo)準(zhǔn)單元庫(kù)設(shè)計(jì)；
26.單元庫(kù)的各種庫(kù)文件；
27.各種單元的功能，結(jié)構(gòu)和版圖。 |
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第三階段 IC項(xiàng)目實(shí)戰(zhàn) |
Synopsys DC（Design Compiler） 綜合
1，綜合的概念
2，綜合庫(kù)與工具介紹
3，工作環(huán)境的設(shè)立和關(guān)鍵命令
4，綜合前的準(zhǔn)備工作
5，芯片邏輯代碼和流片廠庫(kù)的結(jié)合
6，綜合的過(guò)程
7，
綜合后網(wǎng)表的導(dǎo)出
8，時(shí)序SDC的導(dǎo)出
9，Synopsys DC 為Cadence Encounter工具所做的準(zhǔn)備工作。
10，快速綜合TCL腳本使用技巧
Cadence Encounter 布局布線
1.網(wǎng)表和工程庫(kù)的結(jié)合
2，環(huán)境變量的設(shè)置和關(guān)鍵命令
3,布局布線前的準(zhǔn)備工作
4，Synopsys DC工具和Cadence Encounter工具的銜接和配合
2.Floor plan
3.電源規(guī)劃
4.布局、擺放
5.時(shí)鐘樹(shù)
6.布線
Cadence Virtuos 芯片焊盤和封裝
1，環(huán)境變量的設(shè)置和關(guān)鍵命令
2，庫(kù)的導(dǎo)入
3，快速建立工作環(huán)境的方法
4，焊盤庫(kù)和工藝庫(kù)的建立
5，Encounter def文件的導(dǎo)入
6，Encounter和Virtuoso的配合
7，芯片文件的導(dǎo)入
8，焊盤和封裝的仿真
9，焊盤、封裝與芯片的管腳規(guī)劃
10，連線技巧
Synopsys PT（PrimeTime） 驗(yàn)證仿真
1，環(huán)境變量的設(shè)置
2，關(guān)鍵命令
3，仿真驗(yàn)證過(guò)程
4，仿真驗(yàn)證報(bào)告的產(chǎn)生
5，快速驗(yàn)證技巧
6，TCL腳本的使用技巧
技巧和總結(jié)提高
1、代碼編寫及仿真技巧
系統(tǒng)介紹verilog語(yǔ)法規(guī)范、語(yǔ)言與電路實(shí)現(xiàn)之關(guān)系，以及RTL仿真技術(shù)、RTL代碼編寫技巧、控制單元和數(shù)據(jù)通路單元的實(shí)現(xiàn)技巧、基于Verilog語(yǔ)言的測(cè)試編碼技巧，功能驗(yàn)證及Testbench搭建的技巧。
2、綜合技術(shù)
講述綜合基礎(chǔ)、組合電路與時(shí)序電路、基于TCL的綜合流程、綜合策略、設(shè)計(jì)環(huán)境和設(shè)計(jì)約束的制定、綜合優(yōu)化的技巧、實(shí)現(xiàn)優(yōu)化結(jié)果的可綜合代碼編寫技術(shù)等。
3、可測(cè)試設(shè)計(jì)技術(shù)
基于Synopsys DFT compiler的DFT技術(shù)，介紹可測(cè)性設(shè)計(jì)技術(shù)、組合電路和時(shí)序電路的測(cè)試方法、基于TCL的DFT設(shè)計(jì)實(shí)現(xiàn)的基本流程。
4、靜態(tài)時(shí)序分析技術(shù)
基于Synopsys PT的靜態(tài)時(shí)序分析技術(shù)，介紹靜態(tài)時(shí)序分析、基于TCL技術(shù)的處理過(guò)程和常用的時(shí)序分析方法。
項(xiàng)目實(shí)踐：
本課程專題實(shí)驗(yàn)是構(gòu)造一個(gè)ARM9的處理器，
ARM9芯片后端設(shè)計(jì)整個(gè)流程項(xiàng)目實(shí)戰(zhàn)演練，使用后端的Synopsys公司的DC,PT等工具，
和Cadence公司的Encounter,Virtuoso等工具，多工具聯(lián)合從頭至尾強(qiáng)化練習(xí)整個(gè)芯片的生成過(guò)程。
1.架構(gòu)及設(shè)計(jì)流程
2.CPU核
1）指令
2）指令流水
3）數(shù)據(jù)緩沖和指令緩沖
4）內(nèi)部數(shù)據(jù)ram和指令RAM
5)使用后端的Synopsys公司的DC,PT等工具，
和Cadence公司的Encounter,Virtuoso等工具，多工具聯(lián)合從頭至尾強(qiáng)化練習(xí)整個(gè)芯片的生成過(guò)程。
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總部李老師