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        學(xué)員學(xué)習(xí)本課程應(yīng)具備下列基礎(chǔ)知識：
        ◆ 有數(shù)字電路設(shè)計(jì)和硬件描述語言的基礎(chǔ)或自學(xué)過相關(guān)課程。

　 端海教育的數(shù)字集成電路設(shè)計(jì)課程培養(yǎng)了大批受企業(yè)歡迎的工程師。大批企業(yè)和端海
建立了良好的合作關(guān)系。端海教育的數(shù)字集成電路設(shè)計(jì)課程在業(yè)內(nèi)有著響亮的知名度。

　 本課程，秉承12年積累的教學(xué)品質(zhì)，以IC項(xiàng)目實(shí)現(xiàn)為導(dǎo)向,老師將會與您分享數(shù)字芯片設(shè)計(jì)的全流程以及Synopsy和Cadence公司EDA工具的綜合使用經(jīng)驗(yàn)、技巧。

　 本課程，以實(shí)戰(zhàn)貫穿始終，讓您絕對受益匪淺！

      ◆  本課程實(shí)戰(zhàn)演練使用Synopsys公司的DC,PT等工具，
和Cadence公司的Encounter,Virtuoso等工具，多工具聯(lián)合從頭至尾強(qiáng)化練習(xí)整個(gè)芯片的生成過程，強(qiáng)調(diào)實(shí)戰(zhàn)，實(shí)戰(zhàn)，還是實(shí)戰(zhàn)！

      ◆  免費(fèi)、無保留贈送，教學(xué)過程中使用的Synopsys公司和Cadence公司的全套工具和安裝方法，而且還贈送已經(jīng)在VMware Linux下安裝好的Synopsys公司和Cadence公司的全套工具（這套工具非常珍貴，費(fèi)了老師很多心血才全部安裝好），讓您隨時(shí)隨地，打開電腦就能進(jìn)行芯片的設(shè)計(jì)和練習(xí)！
       
      ◆  贈送每個(gè)工具用到的流片廠工藝庫和技術(shù)文件。

      ◆  企業(yè)化項(xiàng)目管理方案。

        1、培訓(xùn)過程中，如有部分內(nèi)容理解不透或消化不好，可免費(fèi)在以后培訓(xùn)班中重聽；
        2、培訓(xùn)結(jié)束后,授課老師留給學(xué)員聯(lián)系方式,保障培訓(xùn)效果,免費(fèi)提供課后技術(shù)支持。
        3、培訓(xùn)合格學(xué)員可享受免費(fèi)推薦就業(yè)機(jī)會。

1) 邏輯設(shè)計(jì)理論/ Verilog/ VHDL語言

2) 數(shù)字電路驗(yàn)證（verification平臺建立/功能測試

3) 設(shè)計(jì)綜合（synthesys）與掃描鏈測試(DFT)

4) 靜態(tài)時(shí)序分（STA）

5) 數(shù)字電路前端設(shè)計(jì)實(shí)戰(zhàn)（有兩個(gè)實(shí)際芯片項(xiàng)目）

理論學(xué)習(xí)之外，以實(shí)際項(xiàng)目讓學(xué)員接觸設(shè)計(jì)，為此提供完整的免費(fèi)的EDA軟件安裝服務(wù)，并有實(shí)際芯片案例,導(dǎo)師指導(dǎo)全程設(shè)計(jì)。

數(shù)字設(shè)計(jì)的理論部分具體內(nèi)容如下:

一 邏輯設(shè)計(jì)理論/ Verilog/ VHDL語言
1 ) HDL 語言簡介
Verilog 語言的產(chǎn)生發(fā)展 優(yōu)勢和特點(diǎn)
編譯仿真的原理
Verilog/VHDL 語言各自現(xiàn)狀及應(yīng)用
2）verilog語法 （或者 VHDL語法 ）
模塊 時(shí)延的概念與應(yīng)用
運(yùn)算符及優(yōu)先級
賦值的類型與適用
條件語句 循環(huán)語句
Initial always task function 說明語句及使用
行為級建模和可綜合設(shè)計(jì)
3）數(shù)字系統(tǒng)設(shè)計(jì)
數(shù)據(jù)流的設(shè)計(jì)/控制 時(shí)序設(shè)計(jì)
狀態(tài)機(jī)設(shè)計(jì)

二 verification平臺建立/功能測試
1） 驗(yàn)證環(huán)節(jié)在ic設(shè)計(jì)流程中的位置，
2) RTL/網(wǎng)表/FPGA/testchip 的驗(yàn)證階段
3) 驗(yàn)證計(jì)劃
4)　verification 的方法學(xué)　種類和適用設(shè)計(jì)
5) 　RTL verification testbench setup 激勵(lì)文件生成　
6) 　RTL語言和高級語言的混合驗(yàn)證平臺建立
7) 　數(shù)�；旌显O(shè)計(jì)驗(yàn)證方法學(xué)

三 設(shè)計(jì)綜合（synthesys）與掃描鏈測試(DFT)
1）綜合
綜合的概念　
綜合庫與工具介紹　
綜合的過程　
約束／工作環(huán)境的設(shè)立　
反標(biāo)文件產(chǎn)生
優(yōu)化設(shè)計(jì)
2）DFT
DFT 概念
scan chain/ BSD/BIST　概念與設(shè)計(jì)方法
DFT 的測試原理/測試方法( D算法　向量產(chǎn)生與仿真)
BSD 基本單元和JTAG測試　

　
四　靜態(tài)時(shí)序分（STA）

1)靜態(tài)時(shí)序分析概念
2)數(shù)據(jù)延遲　setup /hold 的分析
3)時(shí)鐘結(jié)構(gòu) 跨時(shí)鐘／多時(shí)鐘條件　
4)端口約束／工作環(huán)境設(shè)定
5)工作條件／工藝條件　對延遲的影響
6)關(guān)鍵路徑與設(shè)計(jì)優(yōu)化　
7)報(bào)告分析　

五 實(shí)踐項(xiàng)目部分
項(xiàng)目一: RTL coding
中斷管理狀態(tài)機(jī)設(shè)計(jì)
驗(yàn)證平臺設(shè)計(jì)和使用
測試向量設(shè)計(jì)
驗(yàn)證工具的使用
debug 調(diào)試
項(xiàng)目二: 基礎(chǔ)通信協(xié)議
方案設(shè)計(jì)
RTL coding
通信算法的運(yùn)用
CPU控制
FIFO設(shè)計(jì)與實(shí)現(xiàn)
驗(yàn)證平臺設(shè)計(jì)和使用
測試向量設(shè)計(jì)
驗(yàn)證工具的使用
debug 調(diào)試
電路綜合和DFT
靜態(tài)時(shí)序分析

1.架構(gòu)及設(shè)計(jì)流程
2.CPU核
1）指令
2）中斷和異常
3）數(shù)據(jù)緩沖和指令緩沖
4）內(nèi)部數(shù)據(jù)ram和指令RAM
3.AMBA總線
4.外設(shè)
1）SRAM
2)DRAM
3)IO
4)DMA

5.項(xiàng)目實(shí)戰(zhàn)
設(shè)計(jì)ARM