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上課地點(diǎn)：【上�！浚和瑵�(jì)大學(xué)(滬西)/新城金郡商務(wù)樓(11號(hào)線白銀路站) 【深圳分部】：電影大廈(地鐵一號(hào)線大劇院站)/深圳大學(xué)成教院 【北京分部】：北京中山學(xué)院/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領(lǐng)館區(qū)1號(hào)（中和大道） 【沈陽分部】：沈陽理工大學(xué)/六宅臻品 【鄭州分部】：鄭州大學(xué)/錦華大廈 【石家莊分部】：河北科技大學(xué)/瑞景大廈 【廣州分部】：廣糧大廈 【西安分部】：協(xié)同大廈
最近開課時(shí)間(周末班/連續(xù)班/晚班）：AMS Methodology Kit培訓(xùn)(Cadence)：2020年7月20日
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　　AMS Methodology Kit培訓(xùn)(Cadence)

課程簡介

????本課程將會(huì)采用一個(gè)實(shí)際的模擬電路，該電路是一塊完整的網(wǎng)卡芯片中的一個(gè)6位的模數(shù)轉(zhuǎn)換器中的采樣保持電路，我們將使用該模擬電路塊，讓參與人員有機(jī)會(huì)在Cadence的Virtuoso定制電路設(shè)計(jì)平臺(tái)上，完整地經(jīng)歷從原理圖輸入、器件電學(xué)參數(shù)設(shè)置、電路模擬仿真、版圖的生成、DRC/LVS等物理規(guī)則檢查、寄生參數(shù)提取、后版圖仿真及反標(biāo)、以及電壓降和電遷徙的可靠性檢查，Cadence已經(jīng)為所有的設(shè)計(jì)步驟準(zhǔn)備好了正確而完整的數(shù)據(jù)，參加培訓(xùn)的工程師可以將其作為模版而完成自主的設(shè)計(jì)，首先，所有參與培訓(xùn)的工程師需要在4天的時(shí)間內(nèi)，在Cadence講師的輔助下，基于Cadence的工具平臺(tái)，利用Cadence提供的數(shù)據(jù)，完成從設(shè)計(jì)前端到后端的所有工作，然后工程師在參照參考設(shè)計(jì)的前提先，自行完成該電路從前到后的所有設(shè)計(jì)，從而熟悉整個(gè)模擬集成電路設(shè)計(jì)的步驟和流程；

?

課程說明：

????該課程是一個(gè)以參加培訓(xùn)人員自己動(dòng)手為主的實(shí)習(xí)課程，不是Cadence的工具培訓(xùn)，而是基于設(shè)計(jì)方法學(xué)的一個(gè)設(shè)計(jì)實(shí)例課程，Cadence工具的詳細(xì)的使用方法不會(huì)被設(shè)計(jì)，所有工具的使用都是為了保證設(shè)計(jì)課程的順利完成，不能代替Cadence的工具培訓(xùn)。

?

涉及的工具列表：

Virtuoso Schematic Editor

Analog Design Environment

Virtuoso Specification Driven Envrionment

Virtuoso Hierarchy Editor

Virtuoso Spectre simulator

UltraSim simulator

Virtuoso-XL layout Editor

Assura DRC/LVS

Assura RCX

Virtuoso Analog VoltageStorm Option

Virtuoso Analog EletronicStorm Option



階段 1:基于混合信號(hào)驗(yàn)證（AMS Top Level Verification Flow）的培訓(xùn)
  • 正向設(shè)計(jì)如何在系統(tǒng)層面上基于全芯片的指標(biāo)驗(yàn)證
  • 對用Verilog描述的數(shù)字模塊和VerilogA或者晶體管描述的模擬模塊進(jìn)行混合仿真
  • 在模塊沒有進(jìn)行版圖實(shí)現(xiàn)時(shí)的頂層寄生效應(yīng)的仿真
階段 2:基于模擬和定制電路設(shè)計(jì)（AMS Block Level Creation Flow）的流程培訓(xùn)
  • 呈現(xiàn)模擬集成電路模塊設(shè)計(jì)的完整流程
  • 原理圖的輸入、Spectre仿真、設(shè)計(jì)冗余分析、連接驅(qū)動(dòng)版圖實(shí)現(xiàn)
  • DRC/LVS物理驗(yàn)證、寄生參數(shù)提取
  • 后版圖仿真和對比、行為級查表模型的自動(dòng)生成
階段 3:基于數(shù)模混合電路的后端物理設(shè)計(jì)（Analog Driven Physical Implementation Flow）的培訓(xùn)
  • 實(shí)現(xiàn)在基于全芯片面積約束下的布局和布線
  • 在頂層布局下向模擬模塊和數(shù)字模塊傳遞模塊形狀和Pin的位置信息
  • 自動(dòng)實(shí)現(xiàn)數(shù)字和模擬模塊之間的連接
  • 在頂層實(shí)現(xiàn)層次化的DRC/LVS物理驗(yàn)證和寄生參數(shù)提取
  • 簡單的數(shù)字電路布局布線
 
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.(2024年07月24日)..........................................................

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