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最新招聘信息（2020年3月16日）

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　FPGA應用設計就業(yè)班招生簡章

入學要求:

理工科類�？疲ò▽？疲┮陨蠈W歷，有C語言硬件電路基礎，通過入學測驗。

就業(yè)承諾

對學員進行職業(yè)素養(yǎng)教育；根據(jù)學院實際情況建立學員就業(yè)檔案，確保準確的為學員提供就業(yè)服務，保證就業(yè)質(zhì)量。

教學質(zhì)量保障

◆ 我們采用3.0的教學方式，教學過程中特別注重實驗教學，讓學員在實踐中迅速提高；
◆ 提供學員職業(yè)素養(yǎng)教育；
◆ 培訓合格學員可推薦就業(yè);
◆ 培訓過程中，如有部分內(nèi)容理解不透或消化不好，可免費在以后培訓班中重聽；
◆ 培訓結(jié)束后免費提供半年的技術(shù)支持，充分保證培訓后出效果

開課時間

課時：脫產(chǎn)學習1個月時間；開課時間：2020年3月16日

詳情請聯(lián)系負責老師：021-51875830 趙老師手機：15921673576

上課地點：

上課地點：【上�！浚和瑵髮W(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學成教院【北京分部】：北京中山學院/福鑫大樓【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路）【成都分部】：領(lǐng)館區(qū)1號（中和大道）

學費優(yōu)惠措施

兩人同時報名，享受95折優(yōu)惠；三人及三人以上同時報名，享受9折優(yōu)惠。

各階段課程安排說明

● 課程目標
通過本課程的系統(tǒng)學習，可以使學員由淺入深的掌握FPGA設計的方方面面，能夠獨立勝任FPGA系統(tǒng)硬件設計、邏輯設計和系統(tǒng)設計等方面的工作。課程目標包括：
1. 精通電路設計EDA軟件的操作與使用；
2. 掌握FPGA核心電路以及外圍接口電路設計方法；
3. 掌握FPGA硬件電路的調(diào)試方法和技巧；
4. 精通硬件描述語言Verilog HDL的設計和仿真；
5. 精通基于FPGA的數(shù)據(jù)采集系統(tǒng)設計方法；
6. 精通基于FPGA的信號處理系統(tǒng)設計方法；
7. 掌握基于FPGA的SoPC系統(tǒng)設計方法；
8. 掌握FPGA與其他處理器，如ARM、DSP等互聯(lián)系統(tǒng)的設計開發(fā)；
9. 掌握FPGA實際項目案例開發(fā)流程。
　　　◆　免費頒發(fā)證書：嵌入式學院《FPGA系統(tǒng)設計工程師證書》◆

第一階段：FPGA硬件設計工程師

◆課程目標

職場定位：Hardware Development Engineer for FPGA
本期目標：FPGA系統(tǒng)設計是現(xiàn)在最熱門的嵌入式系統(tǒng)設計領(lǐng)域之一。和DSP和ARM系統(tǒng)設計相比，F(xiàn)PGA系統(tǒng)設計更接近底層硬件電路，因此清晰的硬件系統(tǒng)概念在FPGA設計中起著至關(guān)重要的作用。一個精通硬件電路原理的工程師，可以更快的進入FPGA系統(tǒng)的邏輯設計工作，而且可以設計出更適合硬件實現(xiàn)的HDL代碼。本階段學習目標是掌握FPGA硬件電路的基本知識、設計方法和調(diào)試技巧，并熟練掌握FPGA開發(fā)的軟件環(huán)境，為將來的邏輯設計工作打好基礎。

序號	課程名稱	課程內(nèi)容	掌握要求
1	FPGA開發(fā)環(huán)境（QuartusII）	本課程從零起點，講解QuartusII軟件開發(fā)系統(tǒng)的功能和安裝方法，詳細介紹QuartusII下的基本操作、管理配置和編輯器。通過實驗，掌握QuartusII軟件環(huán)境中代碼輸入、編譯、仿真、下載和調(diào)試的方法和技巧。	精通
2	硬件描述語言入門（Verilog HDL）	硬件描述語言（HDL）是FPGA設計中最重要的基礎。本課程將從零開始，通過大量編程實例重點講解Verilog HDL語言的基本語法，常用語句和典型結(jié)構(gòu)等知識。	精通
3	FPGA硬件電路設計基礎	本課程主要讓學員了解FPGA系統(tǒng)的硬件電路設計，通過對典型系統(tǒng)的拆解分析，掌握FPGA硬件最小系統(tǒng)設計的關(guān)鍵知識點。	掌握

第二階段：FPGA/IC邏輯設計工程師

● 課程目標

職場定位：Logic Design Engineer for FPGA/IC
本期目標：參加本期培訓的學員應該掌握Verilog HDL硬件語言編程技巧，具備FPGA系統(tǒng)設計的硬件基礎知識。邏輯設計是FPGA設計和IC設計中最重要的一部分，也是就業(yè)面很廣的一部分。本期學習的主要目標是精通FPGA和IC的邏輯設計，精通FPGA開發(fā)流程，強化學員對硬件描述語言（Verilog HDL）的理解和編碼調(diào)試的能力，同時掌握復雜FPGA系統(tǒng)的結(jié)構(gòu)設計方法。

序號	課程名稱	課程內(nèi)容	掌握要求
4	Verilog HDL語言高級編程技術(shù)	HDL語言編程FPGA系統(tǒng)開發(fā)中最重要的一部分，也是就業(yè)面最廣的方向。本課程的主要目標是精通FPGA/IC的邏輯程序設計，精通Verilog HDL開發(fā)環(huán)境，強化學員對Verilog HDL的理解和編碼調(diào)試的能力，包括系統(tǒng)仿真驗證、測試臺程序設計、任務、函數(shù)、有限狀態(tài)機以及并行流水結(jié)構(gòu)的設計。	精通
5	基于FPGA的數(shù)據(jù)采集系統(tǒng)設計	數(shù)據(jù)采集領(lǐng)域是FPGA最主要的應用領(lǐng)域，本課程將教會學員如何從零開始設計一個基于FPGA的數(shù)據(jù)采集系統(tǒng)，內(nèi)容包括AD芯片的選擇、FPGA芯片選型、硬件電路設、FPGA采集程序設計和調(diào)試等。	掌握
6	基于FPGA的數(shù)字信號處理系統(tǒng)設計	數(shù)字信號處理是FPGA的一個新興的應用領(lǐng)域，F(xiàn)PGA可以替換傳統(tǒng)的DSP芯片或者高性能的CPU來完成數(shù)字信號的處理算法。本課程將教會學員在FPGA芯片上從零開始構(gòu)建一個高性能的數(shù)字信號處理系統(tǒng)。內(nèi)容包括算法的優(yōu)化策略和方法、在線調(diào)試等整個流程。	了解
7	基于FPGA的SoPC系統(tǒng)設計	介紹基于FPGA的SoPC系統(tǒng)相關(guān)概念及開發(fā)流程，掌握NIOSII軟核處理器的構(gòu)建和裁減方法以及NIOSII下軟件設計流程。了解NIOSII外設驅(qū)動涉及到的關(guān)鍵技術(shù)點，并重點學習用戶自定義指令設計和自定義外設的驅(qū)動開發(fā)。	掌握

第三階段：FPGA系統(tǒng)設計工程師

　● 課程目標

職場定位：FPGA System Design Engineer
本期目標：參加本期培訓的學員應該掌握FPGA應用開發(fā)和系統(tǒng)開發(fā)能力。本期學習的主要目標是掌握基于FPGA的產(chǎn)品開發(fā)從需求分析到詳細設計整個過程的開發(fā)內(nèi)容，深入掌握Verilog HDL程序開發(fā)技巧，能夠熟練的根據(jù)時序設計出電路。通過實際項目案例，可以對學員知識薄弱環(huán)節(jié)進行重點加強。目前學員在嵌入式學院可完成的真實項目包括：高速PCI數(shù)據(jù)采集卡、視頻信號捕捉測試卡、視頻圖像處理芯片原型，學員可在嵌入式學院學習期間獨立完成其中一個項目，其他項目可在結(jié)業(yè)后完成，學院提供相關(guān)源碼和文檔。

序號	課程名稱	課程內(nèi)容	掌握要求
8	FPGA項目實踐	本課程將通過一個真實完整的項目案例，讓學員了解真實項目的開發(fā)流程，讓學員知道如何將所學知識應用到項目開發(fā)中。本課程將模擬真實項目的管理過程，培養(yǎng)學員項目團隊協(xié)同開發(fā)能力，項目文檔編寫能力和新知識的學習能力，為下一步就業(yè)做好知識上和心理上的充分準備。目前學員在嵌入式學院可完成的真實項目包括：高速PCI數(shù)據(jù)采集卡、視頻信號捕捉測試卡、視頻圖像處理芯片選型，學員可在嵌入式學院學習期間獨立完成其中一個項目，其他項目可在結(jié)業(yè)后完成。	掌握

第四階段 DSP2000系統(tǒng)開發(fā)工程師

◆課程目標

DSP2000系統(tǒng)開發(fā)工程師

證書：免費頒發(fā)學院DSP2000系統(tǒng)開發(fā)工程師證書。
本期課程目標：掌握C語言基本知識、C編程語法基礎和DSP2000系統(tǒng)開發(fā)技術(shù)。

序號	課程名稱	課程內(nèi)容	掌握要求
1	DSP2000硬件開發(fā)	◆DSP數(shù)字信號處理概論 ◆數(shù)據(jù)尋址模式 ◆指令系統(tǒng) ◆C24x DSP內(nèi)部結(jié)構(gòu)及其系統(tǒng)配置 ◆DSP的中斷系統(tǒng) ◆數(shù)字輸入輸出端口 ◆事件管理器 ◆數(shù)模轉(zhuǎn)換（ADC） ◆串行通信接口（SCI） ◆串行外設接口（SPI） ◆控制器局域網(wǎng)	精通
2	C語言高級編程	◆ 復習C語言基礎知識，強化指針和數(shù)組概念，學習數(shù)據(jù)結(jié)構(gòu)和一些基本算法，講解重點和難點； ◆ 全面了解C語言標準庫提供的功能； ◆ 深入介紹C程序在編譯時與運行時的基本原理； ◆ 從宏觀和微觀的角度討論高質(zhì)量C語言編程; ◆ 詳細介紹C的特性及應用;	精通
3	CS集成開發(fā)環(huán)境詳解	◆ 主菜單; ◆ 常用工具; ◆ 調(diào)試方法; ◆ Build Option各項詳解; ◆ 工程的建立及編譯; ◆ 程序編程; ◆ 素質(zhì)培訓：如何寫簡歷.	精通
4	匯編語言與C語言的混合編程	◆ C24x混合編程概述 ◆ C語言與匯編語言的應用 ◆ C語言主程序的編寫 ◆ 匯編語言子程序的編寫 ◆ 全局變量及局部變量的使用 ◆ C語言中的幀指針和堆棧指針 ◆ 現(xiàn)場保護 ◆ 算法的執(zhí)行	掌握
5	DSP2000系統(tǒng)開發(fā)高級技巧	◆ GEL語言運用和CMD文件配置 ◆ GPIO模塊； ◆ CPU Timer; ◆ EV模塊和A/D模塊; ◆ 實驗課：基于F2812的事件管理器模塊應用程序的開發(fā); ◆ A/D和SCI模塊; ◆ SPI和CAN、McBSP模塊; ◆ 無刷直流電機驅(qū)動控制系統(tǒng)開發(fā)案例; ◆ 永磁同步電機驅(qū)動控制系統(tǒng)開發(fā)案例; ◆ 實驗課：電機驅(qū)動控制應用程序設計 ◆ 多變量耦合控制系統(tǒng)開發(fā)案例 ◆ 應用程序下載與boot Loader ◆ 實驗課：多變量耦合控制系統(tǒng)應用程序設計	精通

第五階段 DSP6000系統(tǒng)開發(fā)與視頻圖像處理工程師

● 課程目標

DSP6000系統(tǒng)開發(fā)與視頻圖像處理工程

證書：免費頒發(fā)學院DSP6000系統(tǒng)開發(fā)與視頻圖像處理工程資格證書。
本期目標：全面掌握DSP6000的硬件開發(fā)，系統(tǒng)開發(fā)和視頻圖像處理技術(shù)，掌握TI達芬奇開發(fā)技術(shù)。

序號	課程名稱	課程內(nèi)容	掌握要求
12	DSP最小系統(tǒng)設計 (DSP6000硬件開發(fā))	1.1 最小系統(tǒng)組成 1.2 程序 ROM 1.3 電源 1.4 時鐘 1.5 復位電路 1.6 JTAG	精通
13	C6000的體系結(jié)構(gòu) (DSP6000硬件開發(fā))	2.1 C 6000 CPU 的結(jié)構(gòu) 2.2 C 6000 基本指令系統(tǒng) 2.3 C 6000 存儲器映射 2.4 C 6000 外設概述	精通
14	C6000的外設 (DSP6000硬件開發(fā))	3.1 EDMA 3.2 中斷系統(tǒng) 3.1 EMIF 3.2 McBSP 3.3 bootloader	了解
15	高速電路設計 (DSP6000硬件開發(fā))	4.1 高速電路簡介 4.2 傳輸線理論 4.3 反射及端接技術(shù) 4.4 串擾及其改善 4.5 地彈及其改善	掌握
16	電路板設計流程 (DSP6000硬件開發(fā))	5.1 電路板設計流程的演變 5.2 用 PADS 軟件設計電路板的流程 5.3 信號仿真	精通
17	C6000 C 運行時環(huán)境 (DSP6000系統(tǒng)開發(fā))	5.1 C6000存儲器規(guī)范 5.2 寄存器使用約定 5.3 C6000堆棧的使用 5.4 C6000函數(shù)調(diào)用約定和混合編程 5.5 C6000的初始化	精通
18	實驗課：C6000的匯編語言和運行時環(huán)境 (DSP6000系統(tǒng)開發(fā))	1）用C6000的匯編語言寫乘法累加程序 2）手工優(yōu)化匯編乘法累加程序，學習C6000的流水線 3）混合代碼編程： C函數(shù)調(diào)用匯編子函數(shù)，匯編子函數(shù)調(diào)用C函數(shù)	精通
19	TI的實時操作系統(tǒng)：DSP/BIOS (DSP6000系統(tǒng)開發(fā))	6.1 RTOS與通用OS 6.2 DSP/BIOS的模塊 6.3 DSP/BIOS程序的生成 6.4 DSP/BIOS內(nèi)核分析	精通
20	實驗課：基于DSP/BIOS的C6000軟件開發(fā) (DSP6000系統(tǒng)開發(fā))	1）了解DSP/BIOS開發(fā)代碼的流程 2）設計一個中斷驅(qū)動的DSP/BIOS軟件：FIR濾波 3）分析DSP/BIOS的任務切換過程	精通
21	嵌入式實時系統(tǒng)軟件開發(fā)與調(diào)試 (DSP6000系統(tǒng)開發(fā))	7.1 調(diào)試的概念 7.2 數(shù)據(jù)鏈路 7.3 中斷、DMA和時鐘 7.4 實時調(diào)試方法與經(jīng)驗 7.5 調(diào)試實例分析	精通
22	C6000代碼優(yōu)化 (DSP6000系統(tǒng)開發(fā))	8.1 代碼優(yōu)化的概念 8.2 代碼優(yōu)化的目標和分類 8.3 基于手工匯編的代碼優(yōu)化 8.4 軟件流水的概念 8.5 基于線性匯編的優(yōu)化 8.6 理解asm文件中的循環(huán)反饋信息 8.7 代碼優(yōu)化實例分析	精通
23	C6000代碼優(yōu)化 (DSP6000系統(tǒng)開發(fā))	1）手工優(yōu)化乘法累加匯編代碼 2）寫線性匯編代碼優(yōu)化復數(shù)數(shù)組求模 3）反饋信息分析和資源分配	精通

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