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1. 集成電路(IC)電磁兼容設(shè)計培訓(xùn)
   ? 集成電路(IC)電磁兼容設(shè)計培訓(xùn)
   課程大綱：
   一、集成電路EMC技術(shù)概論
   1.1、何謂集成電路EMC設(shè)計
   1.2、集成電路EMC標(biāo)準(zhǔn)與規(guī)范
   1.3、EMC的效費比-EMC介入時間與成本的關(guān)系
   1.4、電磁兼容設(shè)計與抗電磁騷擾的區(qū)別
   1.5、集成電路的EMC設(shè)計管理
   二、IC版圖設(shè)計中的EMC/EMI問題
   2.1、版圖設(shè)計
   2.2、版圖舉例
   三、IC版圖EMC設(shè)計
   3.1、減小版圖互連線路走線的阻抗
   3.2、版圖布局和布線的準(zhǔn)則：
   3.3、版圖中電源網(wǎng)格/地線網(wǎng)格,電源總線/信號總線和接地設(shè)計準(zhǔn)則
   3.4、層次化結(jié)構(gòu)和多金屬層設(shè)計與應(yīng)用/金屬距離和密度
   3.5,?ESD電路分析
   四、IC地線設(shè)計
   4.1、接地系統(tǒng)
   4.2、IC中的接地
   五、IC中的屏蔽設(shè)計
   5.1、屏蔽材料與厚度的選擇和屏蔽效能的計算
   5.2、IC中的屏蔽
   六、濾波設(shè)計
   6.1、濾波器的種類
   6.2、如何選擇濾波器的網(wǎng)絡(luò)結(jié)構(gòu)
   6.3、如何計算濾波器的插入損耗與頻率特性
   七、成功IC版圖舉例
   7.1、電源電壓檢測電路版圖設(shè)計
   7.2、利用CADENCE?IC?Craftsman自動布局布線
   7.3、SuperV芯片的版圖優(yōu)化
   7.4、Ledit版圖設(shè)計軟件
   7.5、門級ASIC的分層物理設(shè)計
   八、集成電路設(shè)計軟件
   8.1、Cadence?RF設(shè)計Kits(錦囊)?
   8.2、CADENCE:SiP?IC設(shè)計主流化
   8.4、用于?RFIC設(shè)計的Calibre驗證
   8.5、LCoS(Liquid-Crystal-On-Silicon)?顯示芯片
   8.6、CMOS?器件版圖?DUMMY?圖形
   九、掌握IC封裝特性抑制EMI
   9.1、DIP
   9.2、芯片載體封裝?
   9.3、方型扁平封裝（Quad?Flat?Package）?
   9.4、BGA封裝?
   9.5、CSP封裝
   9.6、裸芯片組裝?
   9.7、倒裝芯片(Flip?Chip)(簡稱:FC)?
   9.8、多芯片模塊
   9.9、系統(tǒng)芯片（SOC）
   十、集成電路EMC標(biāo)準(zhǔn)與試驗方法
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