 班級(jí)規(guī)模及環(huán)境--熱線:4008699035 手機(jī):15921673576( 微信同號(hào)) |
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每期人數(shù)限3到5人。 |
| 上課時(shí)間和地點(diǎn) |
上課地點(diǎn)：【上?！浚和瑵?jì)大學(xué)(滬西)/新城金郡商務(wù)樓(11號(hào)線白銀路站) 【深圳分部】：電影大廈(地鐵一號(hào)線大劇院站)/深圳大學(xué)成教院 【北京分部】：北京中山學(xué)院/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領(lǐng)館區(qū)1號(hào)（中和大道） 【沈陽分部】：沈陽理工大學(xué)/六宅臻品 【鄭州分部】：鄭州大學(xué)/錦華大廈 【石家莊分部】：河北科技大學(xué)/瑞景大廈 【廣州分部】：廣糧大廈 【西安分部】：協(xié)同大廈
最近開課時(shí)間(周末班/連續(xù)班/晚班）：2020年3月16日 |
| 實(shí)驗(yàn)設(shè)備 |
☆資深工程師授課
☆注重質(zhì)量
☆邊講邊練
☆合格學(xué)員免費(fèi)推薦工作
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| 質(zhì)量保障 |
1、培訓(xùn)過程中，如有部分內(nèi)容理解不透或消化不好，可免費(fèi)在以后培訓(xùn)班中重聽；
2、培訓(xùn)結(jié)束后,授課老師留給學(xué)員聯(lián)系方式,保障培訓(xùn)效果,免費(fèi)提供課后技術(shù)支持。
3、培訓(xùn)合格學(xué)員可享受免費(fèi)推薦就業(yè)機(jī)會(huì)。 |
課程大綱 |
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- ?課程大綱
主題1：FPGA和FPGA數(shù)字系統(tǒng)
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學(xué)習(xí)目標(biāo):
很多FPGA設(shè)計(jì)者長(zhǎng)期處于高不成、低不就的狀態(tài)，很難在設(shè)計(jì)能力上進(jìn)一步提高。主題１帶領(lǐng)學(xué)員從更高和更低的層次上去理解FPGA數(shù)字系統(tǒng)的設(shè)計(jì)問題。在更高的層次上，理解模擬系統(tǒng)與數(shù)字系統(tǒng)的關(guān)系，理解軟件與硬件的關(guān)系。在更低的層次上，掌握FPGA器件結(jié)構(gòu)和技術(shù)特點(diǎn)，掌握FPGA軟硬件協(xié)同系統(tǒng)設(shè)計(jì)工具鏈，學(xué)習(xí)加法、乘法和濾波器的FPGA實(shí)現(xiàn)結(jié)構(gòu)。
主題1實(shí)質(zhì)上是對(duì)FPGA結(jié)構(gòu)資源、設(shè)計(jì)流程和設(shè)計(jì)工具的歸納、總結(jié)與升華，使學(xué)習(xí)者透過表面現(xiàn)象看到FPGA技術(shù)的實(shí)質(zhì)，從而為掌握FPGA高級(jí)設(shè)計(jì)技術(shù)，實(shí)現(xiàn)復(fù)雜系統(tǒng)打下基礎(chǔ)。
主題2：FPGA時(shí)序設(shè)計(jì)與時(shí)序分析
學(xué)習(xí)目標(biāo):?
FPGA數(shù)字系統(tǒng)設(shè)計(jì)實(shí)質(zhì)上是一個(gè)同步時(shí)序系統(tǒng)的設(shè)計(jì)，深入理解掌握時(shí)序的概念，并能使用時(shí)序約束工具和分析工具對(duì)設(shè)計(jì)進(jìn)行正確約束和分析，是實(shí)現(xiàn)高性能系統(tǒng)的重要保證。
主題２重點(diǎn)學(xué)習(xí)時(shí)序概念以及設(shè)計(jì)和分析原理，以及如何使用時(shí)序約束工具和分析工具對(duì)FPGA數(shù)字系統(tǒng)的運(yùn)算性能和I/O性能進(jìn)行管理，從而滿足設(shè)計(jì)要求。
7.3 主題3：面向時(shí)序性能的FPGA代碼設(shè)計(jì)與綜合技術(shù)
7.3.1? 學(xué)習(xí)目標(biāo)
高性能設(shè)計(jì)的三要素：(1)盡量利用專用資源；(2)高效的代碼技術(shù)；(3)合理使用綜合工具。所有高端FPGA綜合工具（如Synplify和Xilinx XST）通常不允許推譯最好、最新的FPGA資源（如DSP48E、BRAM等）。綜合工具廠商很難跟上FPGA資源的快速發(fā)展，不能指望綜合工具能夠推譯構(gòu)建出所有的功能。因此，良好的代碼描述以及正確使用綜合工具是設(shè)計(jì)高性能系統(tǒng)的重要保證。
在主題4中，將學(xué)習(xí)Spartan-3、Virtex-4、Virtex-5 和Virtex-6系列FPGA的代碼優(yōu)化設(shè)計(jì)和綜合技術(shù)，以達(dá)到提高設(shè)計(jì)性能，節(jié)省器件資源的目的。
7.4 主題4：FPGA新資源
7.4.1? 學(xué)習(xí)目標(biāo)?
高性能設(shè)計(jì)的三要素：(1)盡量利用專用資源；(2)高效的代碼技術(shù)；(3)合理使用綜合工具。Xilinx Virtex4/5/6 FPGA芯片是目前最先進(jìn)的可編程邏輯器件。主題3介紹Virtex4/5/6提供的新資源和新設(shè)計(jì)方法，特別是時(shí)鐘系統(tǒng)和I/O系統(tǒng)的設(shè)計(jì)方法和設(shè)計(jì)技巧。
7.5 主題5：FPGA高速I/O接口設(shè)計(jì)
7.5.1學(xué)習(xí)目標(biāo)?
FPGA片內(nèi)工作頻率可以達(dá)到500MHz，并且具有強(qiáng)大的并行處理能力，而芯片間接口速度已經(jīng)成為高性能系統(tǒng)的瓶頸。高速系統(tǒng)主要有三種時(shí)鐘結(jié)構(gòu)，即全局時(shí)鐘系統(tǒng)、源同步時(shí)鐘系統(tǒng)和自同步時(shí)鐘系統(tǒng)。本節(jié)重點(diǎn)學(xué)習(xí)源同步時(shí)鐘技術(shù)的原理和應(yīng)用，并有大量實(shí)例分析。學(xué)員將從理論和實(shí)踐兩個(gè)方面深入理解源同步技術(shù)在高速接口技術(shù)中的應(yīng)用，學(xué)習(xí)使用靜態(tài)時(shí)序分析工具分析高速接口的時(shí)序問題，學(xué)習(xí)使用源同步技術(shù)和源同步資源解決高速接口的時(shí)序問題。
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