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嵌入式LINUX系統(tǒng)設(shè)計(jì)培訓(xùn)

班級(jí)人數(shù)--熱線:4008699035 手機(jī):15921673576( 微信同號(hào))

增加互動(dòng)環(huán)節(jié)，保障培訓(xùn)效果，堅(jiān)持小班授課，每個(gè)班級(jí)的人數(shù)限3到5人，超過限定人數(shù),安排到下一期進(jìn)行學(xué)習(xí)。

授課地點(diǎn)及時(shí)間

上課地點(diǎn)：【上海】：同濟(jì)大學(xué)(滬西)/新城金郡商務(wù)樓(11號(hào)線白銀路站) 【深圳分部】：電影大廈(地鐵一號(hào)線大劇院站)/深圳大學(xué)成教院【北京分部】：北京中山學(xué)院/福鑫大樓【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路）【成都分部】：領(lǐng)館區(qū)1號(hào)（中和大道）【廣州分部】：廣糧大廈【西安分部】：協(xié)同大廈【沈陽分部】：沈陽理工大學(xué)/六宅臻品【鄭州分部】：鄭州大學(xué)/錦華大廈【石家莊分部】：河北科技大學(xué)/瑞景大廈
開班時(shí)間(連續(xù)班/晚班/周末班）：2020年3月16日

課時(shí)

　    ◆資深工程師授課

        ☆注重質(zhì)量 ☆邊講邊練
        ☆若學(xué)員成績(jī)達(dá)到合格及以上水平，將獲得免費(fèi)推薦工作的機(jī)會(huì)
        ★查看實(shí)驗(yàn)設(shè)備詳情，請(qǐng)點(diǎn)擊此處★

質(zhì)量以及保障

      ☆ 1、如有部分內(nèi)容理解不透或消化不好，可免費(fèi)在以后培訓(xùn)班中重聽；
      ☆ 2、在課程結(jié)束之后,授課老師會(huì)留給學(xué)員手機(jī)和E-mail,免費(fèi)提供半年的課程技術(shù)支持，以便保證培訓(xùn)后的繼續(xù)消化；
      ☆3、合格的學(xué)員可享受免費(fèi)推薦就業(yè)機(jī)會(huì)。
      ☆4、合格學(xué)員免費(fèi)頒發(fā)相關(guān)工程師等資格證書，提升您的職業(yè)資質(zhì)。

☆課程大綱☆

1：FPGA/CPLD簡(jiǎn)介掌握常用FPGA/CPLD的基本結(jié)構(gòu)；FPGA與CPLD的比較， FPGA/CPLD常用開發(fā)工具

2：開發(fā)流程需求分析到模塊劃分；設(shè)計(jì)輸入到綜合優(yōu)化；實(shí)現(xiàn)到時(shí)序收斂；仿真測(cè)試到板級(jí)調(diào)試

3：軟件開發(fā)平臺(tái)搭建Quartus Ⅱ的安裝、ModelSim的安裝；基本開發(fā)流程概述；第一個(gè)工程實(shí)例、工程建與設(shè)計(jì)輸入；行為仿真、引腳分配與編譯、門級(jí)仿真、板級(jí)調(diào)試

4：VERILOG語言入門能熟練使用VERILOG設(shè)計(jì)多路選擇器和鎖存器；能使用VERILOG設(shè)計(jì)全加器

5：VERILOG的設(shè)計(jì)基礎(chǔ)了解Verilog HDL；掌握Verilog HDL的模塊中的端口定義，模塊的描述方法

6：VERILOG的數(shù)據(jù)類型和運(yùn)算符掌握數(shù)據(jù)類型，運(yùn)算符，運(yùn)算符的優(yōu)先級(jí)；掌握邏輯值，線網(wǎng)，寄存器，數(shù)字的表示，向量，數(shù)組，參數(shù)，字符串等

7：VERILOG模塊模塊的基本概念，模塊的例化，模塊的測(cè)試

8：VERILOG順序代碼塊；VERILOG并行代碼塊兩個(gè)過程，寄存器變量的過程賦值、線網(wǎng)變量的連續(xù)賦值、時(shí)序控制

9：VERILOG語言的條件語句掌握if語句，case語句，循環(huán)語句與結(jié)構(gòu)說明語句

10：仿真熟練掌握延時(shí)模型、固有延時(shí)、傳輸延時(shí)、仿真6 ；仿真激勵(lì)信號(hào)的產(chǎn)生； VERILOG測(cè)試基準(zhǔn)；VERILOG系統(tǒng)級(jí)仿真

	備案號(hào)：備案號(hào):滬ICP備08026168號(hào)-1	.(2024年07月24日)....................
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