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      ☆ 1、如有部分內(nèi)容理解不透或消化不好，可免費(fèi)在以后培訓(xùn)班中重聽(tīng)；
      ☆ 2、在課程結(jié)束之后,授課老師會(huì)留給學(xué)員手機(jī)和E-mail,免費(fèi)提供半年的課程技術(shù)支持，以便保證培訓(xùn)后的繼續(xù)消化；
      ☆3、合格的學(xué)員可享受免費(fèi)推薦就業(yè)機(jī)會(huì)。
      ☆4、合格學(xué)員免費(fèi)頒發(fā)相關(guān)工程師等資格證書(shū)，提升您的職業(yè)資質(zhì)。

第一階段
FPGA的工藝結(jié)構(gòu)及其特點(diǎn)；
FPGA設(shè)計(jì)方法及思想，及在工程開(kāi)發(fā)中FPGA芯片的選型策略及原則；
FPGA設(shè)計(jì)流程教學(xué)，圍繞開(kāi)發(fā)工具modelsim、Quartus/ISE進(jìn)行；
第二階段
Verilog HDL基本結(jié)構(gòu)、數(shù)據(jù)類型、賦值語(yǔ)句及塊語(yǔ)句等；
Verilog HDL實(shí)現(xiàn)組合邏輯電路;
Verilog HDL實(shí)現(xiàn)時(shí)序邏輯電路；
Verilog HDL設(shè)計(jì)技巧；
Testbench文件編寫(xiě)；
第三階段
Top-Down設(shè)計(jì)思想訓(xùn)練；
有限狀態(tài)機(jī)FSM的概念、分類；
狀態(tài)機(jī)編碼方式（二進(jìn)制碼、格雷碼、獨(dú)熱碼）；
狀態(tài)機(jī)的描述風(fēng)格（一段式、二段式、三段式）；
狀態(tài)機(jī)驗(yàn)證；
第四階段
IP核及其調(diào)用（Rom、Ram、Fifo、Pll）；
在線邏輯分析儀SignalTap/ChipScope使用；
FPGA設(shè)計(jì)技巧介紹；
Verilog代碼規(guī)范；
基本實(shí)驗(yàn) 基本開(kāi)發(fā)流程實(shí)驗(yàn)（LED控制實(shí)驗(yàn)）
語(yǔ)法練習(xí)實(shí)驗(yàn)（數(shù)碼管實(shí)驗(yàn)）
Testbench實(shí)驗(yàn)（I2C modelsim仿真實(shí)驗(yàn)）
狀態(tài)機(jī)應(yīng)用實(shí)驗(yàn)（自動(dòng)售貨機(jī)實(shí)驗(yàn)）
基本設(shè)計(jì)技巧實(shí)驗(yàn)（串并轉(zhuǎn)換實(shí)驗(yàn)）
IP核使用實(shí)驗(yàn)（蜂鳴器實(shí)驗(yàn)）

verilog HDL有什么用處

FPGA設(shè)計(jì)中如何避免冒險(xiǎn)競(jìng)爭(zhēng)

verilog模塊的編寫(xiě)和驗(yàn)證

modelsim和quartus的使用

verilog模塊的基本構(gòu)成要素

verilog模塊中的信號(hào)