序號(hào) |
課 程 名 稱 |
培 訓(xùn) 目 標(biāo) |
最近開(kāi)課時(shí)間 |
學(xué) 期 |
FPGA培訓(xùn)課程表 |
X1 |
面向軟件設(shè)計(jì)人員的基于 C 語(yǔ)言的 HLS 編碼培訓(xùn)
（C-based HLS Coding for Software Designers） |
面向軟件設(shè)計(jì)人員的基于 C 語(yǔ)言的 HLS 編碼培訓(xùn)
（C-based HLS Coding for Software Designers） |
2020年3月16日 |
5天；
30學(xué)時(shí) |
X2 |
Xilinx FPGA 的基本 DSP 實(shí)現(xiàn)技巧培訓(xùn) |
Xilinx FPGA 的基本 DSP 實(shí)現(xiàn)技巧培訓(xùn) |
2020年3月16日 |
5天；
30學(xué)時(shí) |
X3 |
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利用系統(tǒng)生成器（System Generator）實(shí)現(xiàn)的DSP設(shè)計(jì)培訓(xùn) |
2020年3月16日 |
5天；
30學(xué)時(shí) |
X4 |
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設(shè)計(jì)Xilinx數(shù)字信號(hào)處理系統(tǒng)培訓(xùn) |
2020年3月16日 |
5天；
30學(xué)時(shí) |
X5 |
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FPGA測(cè)試培訓(xùn) |
2020年3月16日 |
5天；
30學(xué)時(shí) |
X6 |
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基于xilinx fpga的高速數(shù)據(jù)連接技術(shù)培訓(xùn) |
2020年3月16日 |
5天；
30學(xué)時(shí) |
X7 |
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使用 Xilinx 模擬混合信號(hào)方案進(jìn)行設(shè)計(jì)培訓(xùn) |
2020年3月16日 |
5天；
30學(xué)時(shí) |
X8 |
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FPGA Power Optimization功能優(yōu)化培訓(xùn) |
2020年3月16日 |
5天；
30學(xué)時(shí) |
X9 |
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Xilinx 部分重配置工具和技術(shù)培訓(xùn) |
2020年3月16日 |
5天；
30學(xué)時(shí) |
X10 |
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ISE 設(shè)計(jì)工具流程培訓(xùn) |
2020年3月16日 |
5天；
30學(xué)時(shí) |
X11 |
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降低成本的 FPGA 設(shè)計(jì)技術(shù)培訓(xùn) |
2020年3月16日 |
5天；
30學(xué)時(shí) |
X12 |
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利用 ChipScope Pro 工具實(shí)現(xiàn)的調(diào)試技術(shù)培訓(xùn) |
2020年3月16日 |
5天；
30學(xué)時(shí) |
X13 |
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利用 PlanAhead 分析與設(shè)計(jì)工具進(jìn)行基本設(shè)計(jì)培訓(xùn)
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2020年3月16日 |
5天；
30學(xué)時(shí) |
X14 |
利用 PlanAhead 設(shè)計(jì)分析工具進(jìn)行高級(jí)設(shè)計(jì)培訓(xùn)
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利用 PlanAhead 設(shè)計(jì)分析工具進(jìn)行高級(jí)設(shè)計(jì)培訓(xùn)
|
2020年3月16日 |
5天；
30學(xué)時(shí) |
X15 |
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FPGA性能設(shè)計(jì)培訓(xùn) |
2020年3月16日 |
5天；
30學(xué)時(shí) |
X16 |
Vivado Design Suite 的高級(jí)工具和技術(shù)培訓(xùn) |
Vivado Design Suite 的高級(jí)工具和技術(shù)培訓(xùn) |
2020年3月16日 |
5天；
30學(xué)時(shí) |
X17 |
Vivado Design Suite 靜態(tài)時(shí)序分析和 Xilinx 設(shè)計(jì)約束培訓(xùn) |
Vivado Design Suite 靜態(tài)時(shí)序分析和 Xilinx 設(shè)計(jì)約束培訓(xùn) |
2020年3月16日 |
5天；
30學(xué)時(shí) |
X18 |
|
Vivado Design Suite 靜態(tài)時(shí)序分析和 Xilinx 設(shè)計(jì)約束培訓(xùn) |
2020年3月16日 |
5天；
30學(xué)時(shí) |
X19 |
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面向 ISE 軟件用戶的 Vivado Design Suite 高級(jí) XDC 和靜態(tài)時(shí)序分析培訓(xùn) |
2020年3月16日 |
5天；
30學(xué)時(shí) |
X20 |
面向 ISE 軟件項(xiàng)目瀏覽器用戶的 Vivado Design Suite培訓(xùn) |
面向 ISE 軟件項(xiàng)目瀏覽器用戶的 Vivado Design Suite培訓(xùn) |
2020年3月16日 |
5天；
30學(xué)時(shí) |
X21 |
|
Vivado Design Suite Tool Flow（Vivado Design Suite 工具流程）培訓(xùn) |
2020年3月16日 |
5天；
30學(xué)時(shí) |
X22 |
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如何設(shè)計(jì)高速存儲(chǔ)器接口培訓(xùn) |
2020年3月16日 |
5天；
30學(xué)時(shí) |
X23 |
|
Xilinx FPGA 的信號(hào)完整性和開(kāi)發(fā)板設(shè)計(jì)培訓(xùn) |
2020年3月16日 |
5天；
30學(xué)時(shí) |
X24 |
|
利用千兆位級(jí)串行 I/O 進(jìn)行設(shè)計(jì)培訓(xùn) |
2020年3月16日 |
5天；
30學(xué)時(shí) |
X25 |
|
設(shè)計(jì) Xilinx 連接功能系統(tǒng)培訓(xùn) |
2020年3月16日 |
5天；
30學(xué)時(shí) |
X26 |
|
FPGA設(shè)計(jì)方法培訓(xùn)FPGA Design Methodology |
2020年3月16日 |
5天；
30學(xué)時(shí) |
X27 |
|
使用5系列FPGA進(jìn)行設(shè)計(jì)培訓(xùn)之
利用 Virtex-5 FPGA 系列進(jìn)行設(shè)計(jì)培訓(xùn) |
2020年3月16日 |
5天；
30學(xué)時(shí) |
X28 |
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使用6系列FPGA產(chǎn)品進(jìn)行設(shè)計(jì)培訓(xùn)之利用 Spartan-6 和 Virtex-6 系列進(jìn)行設(shè)計(jì)培訓(xùn)
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2020年3月16日 |
5天；
30學(xué)時(shí) |
X29 |
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Altera FPGA設(shè)計(jì)技術(shù)培訓(xùn)
|
2020年3月16日 |
5天；
30學(xué)時(shí) |
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